/* SPDX-License-Identifier: GPL-2.0 */ #ifndef BCM63XX_REGS_H_ #define BCM63XX_REGS_H_ /************************************************************************* * _REG relative to RSET_PERF *************************************************************************/ /* Chip Identifier / Revision register */ #define PERF_REV_REG 0x0 #define REV_CHIPID_SHIFT 16 #define REV_CHIPID_MASK (0xffff << REV_CHIPID_SHIFT) #define REV_REVID_SHIFT 0 #define REV_REVID_MASK (0xff << REV_REVID_SHIFT) /* Clock Control register */ #define PERF_CKCTL_REG 0x4 #define CKCTL_3368_MAC_EN (1 << 3) #define CKCTL_3368_TC_EN (1 << 5) #define CKCTL_3368_US_TOP_EN (1 << 6) #define CKCTL_3368_DS_TOP_EN (1 << 7) #define CKCTL_3368_APM_EN (1 << 8) #define CKCTL_3368_SPI_EN (1 << 9) #define CKCTL_3368_USBS_EN (1 << 10) #define CKCTL_3368_BMU_EN (1 << 11) #define CKCTL_3368_PCM_EN (1 << 12) #define CKCTL_3368_NTP_EN (1 << 13) #define CKCTL_3368_ACP_B_EN (1 << 14) #define CKCTL_3368_ACP_A_EN (1 << 15) #define CKCTL_3368_EMUSB_EN (1 << 17) #define CKCTL_3368_ENET0_EN (1 << 18) #define CKCTL_3368_ENET1_EN (1 << 19) #define CKCTL_3368_USBU_EN (1 << 20) #define CKCTL_3368_EPHY_EN (1 << 21) #define CKCTL_3368_ALL_SAFE_EN (CKCTL_3368_MAC_EN | \ CKCTL_3368_TC_EN | \ CKCTL_3368_US_TOP_EN | \ CKCTL_3368_DS_TOP_EN | \ CKCTL_3368_APM_EN | \ CKCTL_3368_SPI_EN | \ CKCTL_3368_USBS_EN | \ CKCTL_3368_BMU_EN | \ CKCTL_3368_PCM_EN | \ CKCTL_3368_NTP_EN | \ CKCTL_3368_ACP_B_EN | \ CKCTL_3368_ACP_A_EN | \ CKCTL_3368_EMUSB_EN | \ CKCTL_3368_USBU_EN) #define CKCTL_6328_PHYMIPS_EN (1 << 0) #define CKCTL_6328_ADSL_QPROC_EN (1 << 1) #define CKCTL_6328_ADSL_AFE_EN (1 << 2) #define CKCTL_6328_ADSL_EN (1 << 3) #define CKCTL_6328_MIPS_EN (1 << 4) #define CKCTL_6328_SAR_EN (1 << 5) #define CKCTL_6328_PCM_EN (1 << 6) #define CKCTL_6328_USBD_EN (1 << 7) #define CKCTL_6328_USBH_EN (1 << 8) #define CKCTL_6328_HSSPI_EN (1 << 9) #define CKCTL_6328_PCIE_EN (1 << 10) #define CKCTL_6328_ROBOSW_EN (1 << 11) #define CKCTL_6328_ALL_SAFE_EN (CKCTL_6328_PHYMIPS_EN | \ CKCTL_6328_ADSL_QPROC_EN | \ CKCTL_6328_ADSL_AFE_EN | \ CKCTL_6328_ADSL_EN | \ CKCTL_6328_SAR_EN | \ CKCTL_6328_PCM_EN | \ CKCTL_6328_USBD_EN | \ CKCTL_6328_USBH_EN | \ CKCTL_6328_ROBOSW_EN | \ CKCTL_6328_PCIE_EN) #define CKCTL_6338_ADSLPHY_EN (1 << 0) #define CKCTL_6338_MPI_EN (1 << 1) #define CKCTL_6338_DRAM_EN (1 << 2) #define CKCTL_6338_ENET_EN (1 << 4) #define CKCTL_6338_USBS_EN (1 << 4) #define CKCTL_6338_SAR_EN (1 << 5) #define CKCTL_6338_SPI_EN (1 << 9) #define CKCTL_6338_ALL_SAFE_EN (CKCTL_6338_ADSLPHY_EN | \ CKCTL_6338_MPI_EN | \ CKCTL_6338_ENET_EN | \ CKCTL_6338_SAR_EN | \ CKCTL_6338_SPI_EN) /* BCM6345 clock bits are shifted by 16 on the left, because of the test * control register which is 16-bits wide. That way we do not have any * specific BCM6345 code for handling clocks, and writing 0 to the test * control register is fine. */ #define CKCTL_6345_CPU_EN (1 << 16) #define CKCTL_6345_BUS_EN (1 << 17) #define CKCTL_6345_EBI_EN (1 << 18) #define CKCTL_6345_UART_EN (1 << 19) #define CKCTL_6345_ADSLPHY_EN (1 << 20) #define CKCTL_6345_ENET_EN (1 << 23) #define CKCTL_6345_USBH_EN (1 << 24) #define CKCTL_6345_ALL_SAFE_EN (CKCTL_6345_ENET_EN | \ CKCTL_6345_USBH_EN | \ CKCTL_6345_ADSLPHY_EN) #define CKCTL_6348_ADSLPHY_EN (1 << 0) #define CKCTL_6348_MPI_EN (1 << 1) #define CKCTL_6348_SDRAM_EN (1 << 2) #define CKCTL_6348_M2M_EN (1 << 3) #define CKCTL_6348_ENET_EN (1 << 4) #define CKCTL_6348_SAR_EN (1 << 5) #define CKCTL_6348_USBS_EN (1 << 6) #define CKCTL_6348_USBH_EN (1 << 8) #define CKCTL_6348_SPI_EN (1 << 9) #define CKCTL_6348_ALL_SAFE_EN (CKCTL_6348_ADSLPHY_EN | \ CKCTL_6348_M2M_EN | \ CKCTL_6348_ENET_EN | \ CKCTL_6348_SAR_EN | \ CKCTL_6348_USBS_EN | \ CKCTL_6348_USBH_EN | \ CKCTL_6348_SPI_EN) #define CKCTL_6358_ENET_EN (1 << 4) #define CKCTL_6358_ADSLPHY_EN (1 << 5) #define CKCTL_6358_PCM_EN (1 << 8) #define CKCTL_6358_SPI_EN (1 << 9) #define CKCTL_6358_USBS_EN (1 << 10) #define CKCTL_6358_SAR_EN (1 << 11) #define CKCTL_6358_EMUSB_EN (1 << 17) #define CKCTL_6358_ENET0_EN (1 << 18) #define CKCTL_6358_ENET1_EN (1 << 19) #define CKCTL_6358_USBSU_EN (1 << 20) #define CKCTL_6358_EPHY_EN (1 << 21) #define CKCTL_6358_ALL_SAFE_EN (CKCTL_6358_ENET_EN | \ CKCTL_6358_ADSLPHY_EN | \ CKCTL_6358_PCM_EN | \ CKCTL_6358_SPI_EN | \ CKCTL_6358_USBS_EN | \ CKCTL_6358_SAR_EN | \ CKCTL_6358_EMUSB_EN | \ CKCTL_6358_ENET0_EN | \ CKCTL_6358_ENET1_EN | \ CKCTL_6358_USBSU_EN | \ CKCTL_6358_EPHY_EN) #define CKCTL_6362_ADSL_QPROC_EN (1 << 1) #define CKCTL_6362_ADSL_AFE_EN (1 << 2) #define CKCTL_6362_ADSL_EN (1 << 3) #define CKCTL_6362_MIPS_EN (1 << 4) #define CKCTL_6362_WLAN_OCP_EN (1 << 5) #define CKCTL_6362_SWPKT_USB_EN (1 << 7) #define CKCTL_6362_SWPKT_SAR_EN (1 << 8) #define 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CKCTL_6368_SWPKT_SAR_EN (1 << 8) #define CKCTL_6368_SPI_EN (1 << 9) #define CKCTL_6368_USBD_EN (1 << 10) #define CKCTL_6368_SAR_EN (1 << 11) #define CKCTL_6368_ROBOSW_EN (1 << 12) #define CKCTL_6368_UTOPIA_EN (1 << 13) #define CKCTL_6368_PCM_EN (1 << 14) #define CKCTL_6368_USBH_EN (1 << 15) #define CKCTL_6368_DISABLE_GLESS_EN (1 << 16) #define CKCTL_6368_NAND_EN (1 << 17) #define CKCTL_6368_IPSEC_EN (1 << 18) #define CKCTL_6368_ALL_SAFE_EN (CKCTL_6368_SWPKT_USB_EN | \ CKCTL_6368_SWPKT_SAR_EN | \ CKCTL_6368_SPI_EN | \ CKCTL_6368_USBD_EN | \ CKCTL_6368_SAR_EN | \ CKCTL_6368_ROBOSW_EN | \ CKCTL_6368_UTOPIA_EN | \ CKCTL_6368_PCM_EN | \ CKCTL_6368_USBH_EN | \ CKCTL_6368_DISABLE_GLESS_EN | \ CKCTL_6368_NAND_EN | \ CKCTL_6368_IPSEC_EN) /* System PLL Control register */ #define PERF_SYS_PLL_CTL_REG 0x8 #define SYS_PLL_SOFT_RESET 0x1 /* Interrupt Mask register */ #define PERF_IRQMASK_3368_REG 0xc #define PERF_IRQMASK_6328_REG(x) (0x20 + (x) * 0x10) #define PERF_IRQMASK_6338_REG 0xc #define PERF_IRQMASK_6345_REG 0xc #define PERF_IRQMASK_6348_REG 0xc #define PERF_IRQMASK_6358_REG(x) (0xc + (x) * 0x2c) #define PERF_IRQMASK_6362_REG(x) (0x20 + (x) * 0x10) #define PERF_IRQMASK_6368_REG(x) (0x20 + (x) * 0x10) /* Interrupt Status register */ #define PERF_IRQSTAT_3368_REG 0x10 #define PERF_IRQSTAT_6328_REG(x) (0x28 + (x) * 0x10) #define PERF_IRQSTAT_6338_REG 0x10 #define PERF_IRQSTAT_6345_REG 0x10 #define PERF_IRQSTAT_6348_REG 0x10 #define PERF_IRQSTAT_6358_REG(x) (0x10 + (x) * 0x2c) #define PERF_IRQSTAT_6362_REG(x) (0x28 + (x) * 0x10) #define PERF_IRQSTAT_6368_REG(x) (0x28 + (x) * 0x10) /* External Interrupt Configuration register */ #define PERF_EXTIRQ_CFG_REG_3368 0x14 #define PERF_EXTIRQ_CFG_REG_6328 0x18 #define PERF_EXTIRQ_CFG_REG_6338 0x14 #define PERF_EXTIRQ_CFG_REG_6345 0x14 #define PERF_EXTIRQ_CFG_REG_6348 0x14 #define PERF_EXTIRQ_CFG_REG_6358 0x14 #define PERF_EXTIRQ_CFG_REG_6362 0x18 #define PERF_EXTIRQ_CFG_REG_6368 0x18 #define PERF_EXTIRQ_CFG_REG2_6368 0x1c /* for 6348 only */ #define EXTIRQ_CFG_SENSE_6348(x) (1 << (x)) #define EXTIRQ_CFG_STAT_6348(x) (1 << (x + 5)) #define EXTIRQ_CFG_CLEAR_6348(x) (1 << (x + 10)) #define EXTIRQ_CFG_MASK_6348(x) (1 << (x + 15)) #define EXTIRQ_CFG_BOTHEDGE_6348(x) (1 << (x + 20)) #define EXTIRQ_CFG_LEVELSENSE_6348(x) (1 << (x + 25)) #define EXTIRQ_CFG_CLEAR_ALL_6348 (0xf << 10) #define EXTIRQ_CFG_MASK_ALL_6348 (0xf << 15) /* for all others */ #define EXTIRQ_CFG_SENSE(x) (1 << (x)) #define EXTIRQ_CFG_STAT(x) (1 << (x + 4)) #define EXTIRQ_CFG_CLEAR(x) (1 << (x + 8)) #define EXTIRQ_CFG_MASK(x) (1 << (x + 12)) #define EXTIRQ_CFG_BOTHEDGE(x) (1 << (x + 16)) #define EXTIRQ_CFG_LEVELSENSE(x) (1 << (x + 20)) #define EXTIRQ_CFG_CLEAR_ALL (0xf << 8) #define EXTIRQ_CFG_MASK_ALL (0xf << 12) /* Soft Reset register */ #define PERF_SOFTRESET_REG 0x28 #define PERF_SOFTRESET_6328_REG 0x10 #define PERF_SOFTRESET_6358_REG 0x34 #define PERF_SOFTRESET_6362_REG 0x10 #define PERF_SOFTRESET_6368_REG 0x10 #define SOFTRESET_3368_SPI_MASK (1 << 0) #define SOFTRESET_3368_ENET_MASK (1 << 2) #define SOFTRESET_3368_MPI_MASK (1 << 3) #define SOFTRESET_3368_EPHY_MASK (1 << 6) #define SOFTRESET_3368_USBS_MASK (1 << 11) #define SOFTRESET_3368_PCM_MASK (1 << 13) #define SOFTRESET_6328_SPI_MASK (1 << 0) #define SOFTRESET_6328_EPHY_MASK (1 << 1) #define SOFTRESET_6328_SAR_MASK (1 << 2) #define SOFTRESET_6328_ENETSW_MASK (1 << 3) #define SOFTRESET_6328_USBS_MASK (1 << 4) #define SOFTRESET_6328_USBH_MASK (1 << 5) #define SOFTRESET_6328_PCM_MASK (1 << 6) #define SOFTRESET_6328_PCIE_CORE_MASK (1 << 7) #define SOFTRESET_6328_PCIE_MASK (1 << 8) #define SOFTRESET_6328_PCIE_EXT_MASK (1 << 9) #define SOFTRESET_6328_PCIE_HARD_MASK (1 << 10) #define SOFTRESET_6338_SPI_MASK (1 << 0) #define SOFTRESET_6338_ENET_MASK (1 << 2) #define SOFTRESET_6338_USBH_MASK (1 << 3) #define SOFTRESET_6338_USBS_MASK (1 << 4) #define SOFTRESET_6338_ADSL_MASK (1 << 5) #define SOFTRESET_6338_DMAMEM_MASK (1 << 6) #define SOFTRESET_6338_SAR_MASK (1 << 7) #define SOFTRESET_6338_ACLC_MASK (1 << 8) #define SOFTRESET_6338_ADSLMIPSPLL_MASK (1 << 10) #define SOFTRESET_6338_ALL (SOFTRESET_6338_SPI_MASK | \ SOFTRESET_6338_ENET_MASK | \ SOFTRESET_6338_USBH_MASK | \ SOFTRESET_6338_USBS_MASK | \ SOFTRESET_6338_ADSL_MASK | \ SOFTRESET_6338_DMAMEM_MASK | \ SOFTRESET_6338_SAR_MASK | \ SOFTRESET_6338_ACLC_MASK | \ SOFTRESET_6338_ADSLMIPSPLL_MASK) #define SOFTRESET_6348_SPI_MASK (1 << 0) #define SOFTRESET_6348_ENET_MASK (1 << 2) #define SOFTRESET_6348_USBH_MASK (1 << 3) #define SOFTRESET_6348_USBS_MASK (1 << 4) #define SOFTRESET_6348_ADSL_MASK (1 << 5) #define SOFTRESET_6348_DMAMEM_MASK (1 << 6) #define SOFTRESET_6348_SAR_MASK (1 << 7) #define SOFTRESET_6348_ACLC_MASK (1 << 8) #define SOFTRESET_6348_ADSLMIPSPLL_MASK (1 << 10) #define SOFTRESET_6348_ALL (SOFTRESET_6348_SPI_MASK | \ SOFTRESET_6348_ENET_MASK | \ SOFTRESET_6348_USBH_MASK | \ SOFTRESET_6348_USBS_MASK | \ SOFTRESET_6348_ADSL_MASK | \ SOFTRESET_6348_DMAMEM_MASK | \ SOFTRESET_6348_SAR_MASK | \ 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MIPSPLLCTL_M1BUS_SHIFT) #define MIPSPLLCTL_M2BUS_SHIFT 0 #define MIPSPLLCTL_M2BUS_MASK (0x7 << MIPSPLLCTL_M2BUS_SHIFT) /* ADSL PHY PLL Control register */ #define PERF_ADSLPLLCTL_REG 0x38 #define ADSLPLLCTL_N1_SHIFT 20 #define ADSLPLLCTL_N1_MASK (0x7 << ADSLPLLCTL_N1_SHIFT) #define ADSLPLLCTL_N2_SHIFT 15 #define ADSLPLLCTL_N2_MASK (0x1f << ADSLPLLCTL_N2_SHIFT) #define ADSLPLLCTL_M1REF_SHIFT 12 #define ADSLPLLCTL_M1REF_MASK (0x7 << ADSLPLLCTL_M1REF_SHIFT) #define ADSLPLLCTL_M2REF_SHIFT 9 #define ADSLPLLCTL_M2REF_MASK (0x7 << ADSLPLLCTL_M2REF_SHIFT) #define ADSLPLLCTL_M1CPU_SHIFT 6 #define ADSLPLLCTL_M1CPU_MASK (0x7 << ADSLPLLCTL_M1CPU_SHIFT) #define ADSLPLLCTL_M1BUS_SHIFT 3 #define ADSLPLLCTL_M1BUS_MASK (0x7 << ADSLPLLCTL_M1BUS_SHIFT) #define ADSLPLLCTL_M2BUS_SHIFT 0 #define ADSLPLLCTL_M2BUS_MASK (0x7 << ADSLPLLCTL_M2BUS_SHIFT) #define ADSLPLLCTL_VAL(n1, n2, m1ref, m2ref, m1cpu, m1bus, m2bus) \ (((n1) << ADSLPLLCTL_N1_SHIFT) | \ ((n2) << ADSLPLLCTL_N2_SHIFT) | \ ((m1ref) << ADSLPLLCTL_M1REF_SHIFT) | \ ((m2ref) << ADSLPLLCTL_M2REF_SHIFT) | \ ((m1cpu) << ADSLPLLCTL_M1CPU_SHIFT) | \ ((m1bus) << ADSLPLLCTL_M1BUS_SHIFT) | \ ((m2bus) << ADSLPLLCTL_M2BUS_SHIFT)) /************************************************************************* * _REG relative to RSET_TIMER *************************************************************************/ #define BCM63XX_TIMER_COUNT 4 #define TIMER_T0_ID 0 #define TIMER_T1_ID 1 #define TIMER_T2_ID 2 #define TIMER_WDT_ID 3 /* Timer irqstat register */ #define TIMER_IRQSTAT_REG 0 #define TIMER_IRQSTAT_TIMER_CAUSE(x) (1 << (x)) #define TIMER_IRQSTAT_TIMER0_CAUSE (1 << 0) #define TIMER_IRQSTAT_TIMER1_CAUSE (1 << 1) #define TIMER_IRQSTAT_TIMER2_CAUSE (1 << 2) #define TIMER_IRQSTAT_WDT_CAUSE (1 << 3) #define TIMER_IRQSTAT_TIMER_IR_EN(x) (1 << ((x) + 8)) #define TIMER_IRQSTAT_TIMER0_IR_EN (1 << 8) #define TIMER_IRQSTAT_TIMER1_IR_EN (1 << 9) #define TIMER_IRQSTAT_TIMER2_IR_EN (1 << 10) /* Timer control register */ #define TIMER_CTLx_REG(x) (0x4 + (x * 4)) #define TIMER_CTL0_REG 0x4 #define TIMER_CTL1_REG 0x8 #define TIMER_CTL2_REG 0xC #define TIMER_CTL_COUNTDOWN_MASK (0x3fffffff) #define TIMER_CTL_MONOTONIC_MASK (1 << 30) #define TIMER_CTL_ENABLE_MASK (1 << 31) /************************************************************************* * _REG relative to RSET_WDT *************************************************************************/ /* Watchdog default count register */ #define WDT_DEFVAL_REG 0x0 /* Watchdog control register */ #define WDT_CTL_REG 0x4 /* Watchdog control register constants */ #define WDT_START_1 (0xff00) #define WDT_START_2 (0x00ff) #define WDT_STOP_1 (0xee00) #define WDT_STOP_2 (0x00ee) /* Watchdog reset length register */ #define WDT_RSTLEN_REG 0x8 /* Watchdog soft reset register (BCM6328 only) */ #define WDT_SOFTRESET_REG 0xc /************************************************************************* * _REG relative to RSET_GPIO *************************************************************************/ /* GPIO registers */ #define GPIO_CTL_HI_REG 0x0 #define GPIO_CTL_LO_REG 0x4 #define GPIO_DATA_HI_REG 0x8 #define GPIO_DATA_LO_REG 0xC #define GPIO_DATA_LO_REG_6345 0x8 /* GPIO mux registers and constants */ #define GPIO_MODE_REG 0x18 #define GPIO_MODE_6348_G4_DIAG 0x00090000 #define GPIO_MODE_6348_G4_UTOPIA 0x00080000 #define GPIO_MODE_6348_G4_LEGACY_LED 0x00030000 #define GPIO_MODE_6348_G4_MII_SNOOP 0x00020000 #define GPIO_MODE_6348_G4_EXT_EPHY 0x00010000 #define GPIO_MODE_6348_G3_DIAG 0x00009000 #define GPIO_MODE_6348_G3_UTOPIA 0x00008000 #define GPIO_MODE_6348_G3_EXT_MII 0x00007000 #define GPIO_MODE_6348_G2_DIAG 0x00000900 #define GPIO_MODE_6348_G2_PCI 0x00000500 #define GPIO_MODE_6348_G1_DIAG 0x00000090 #define GPIO_MODE_6348_G1_UTOPIA 0x00000080 #define GPIO_MODE_6348_G1_SPI_UART 0x00000060 #define GPIO_MODE_6348_G1_SPI_MASTER 0x00000060 #define GPIO_MODE_6348_G1_MII_PCCARD 0x00000040 #define GPIO_MODE_6348_G1_MII_SNOOP 0x00000020 #define GPIO_MODE_6348_G1_EXT_EPHY 0x00000010 #define GPIO_MODE_6348_G0_DIAG 0x00000009 #define GPIO_MODE_6348_G0_EXT_MII 0x00000007 #define GPIO_MODE_6358_EXTRACS (1 << 5) #define GPIO_MODE_6358_UART1 (1 << 6) #define GPIO_MODE_6358_EXTRA_SPI_SS (1 << 7) #define GPIO_MODE_6358_SERIAL_LED (1 << 10) #define GPIO_MODE_6358_UTOPIA (1 << 12) #define GPIO_MODE_6368_ANALOG_AFE_0 (1 << 0) #define GPIO_MODE_6368_ANALOG_AFE_1 (1 << 1) #define GPIO_MODE_6368_SYS_IRQ (1 << 2) #define GPIO_MODE_6368_SERIAL_LED_DATA (1 << 3) #define GPIO_MODE_6368_SERIAL_LED_CLK (1 << 4) #define GPIO_MODE_6368_INET_LED (1 << 5) #define GPIO_MODE_6368_EPHY0_LED (1 << 6) #define GPIO_MODE_6368_EPHY1_LED (1 << 7) #define GPIO_MODE_6368_EPHY2_LED (1 << 8) #define GPIO_MODE_6368_EPHY3_LED (1 << 9) #define GPIO_MODE_6368_ROBOSW_LED_DAT (1 << 10) #define GPIO_MODE_6368_ROBOSW_LED_CLK (1 << 11) #define GPIO_MODE_6368_ROBOSW_LED0 (1 << 12) #define GPIO_MODE_6368_ROBOSW_LED1 (1 << 13) #define GPIO_MODE_6368_USBD_LED (1 << 14) #define GPIO_MODE_6368_NTR_PULSE (1 << 15) #define GPIO_MODE_6368_PCI_REQ1 (1 << 16) #define GPIO_MODE_6368_PCI_GNT1 (1 << 17) #define GPIO_MODE_6368_PCI_INTB (1 << 18) #define GPIO_MODE_6368_PCI_REQ0 (1 << 19) #define GPIO_MODE_6368_PCI_GNT0 (1 << 20) #define GPIO_MODE_6368_PCMCIA_CD1 (1 << 22) #define GPIO_MODE_6368_PCMCIA_CD2 (1 << 23) #define GPIO_MODE_6368_PCMCIA_VS1 (1 << 24) #define GPIO_MODE_6368_PCMCIA_VS2 (1 << 25) #define GPIO_MODE_6368_EBI_CS2 (1 << 26) #define GPIO_MODE_6368_EBI_CS3 (1 << 27) #define GPIO_MODE_6368_SPI_SSN2 (1 << 28) #define GPIO_MODE_6368_SPI_SSN3 (1 << 29) #define GPIO_MODE_6368_SPI_SSN4 (1 << 30) #define GPIO_MODE_6368_SPI_SSN5 (1 << 31) #define GPIO_PINMUX_OTHR_REG 0x24 #define GPIO_PINMUX_OTHR_6328_USB_SHIFT 12 #define GPIO_PINMUX_OTHR_6328_USB_MASK (3 << GPIO_PINMUX_OTHR_6328_USB_SHIFT) #define GPIO_PINMUX_OTHR_6328_USB_HOST (1 << GPIO_PINMUX_OTHR_6328_USB_SHIFT) #define GPIO_PINMUX_OTHR_6328_USB_DEV (2 << GPIO_PINMUX_OTHR_6328_USB_SHIFT) #define GPIO_BASEMODE_6368_REG 0x38 #define GPIO_BASEMODE_6368_UART2 0x1 #define GPIO_BASEMODE_6368_GPIO 0x0 #define GPIO_BASEMODE_6368_MASK 0x7 /* those bits must be kept as read in gpio basemode register*/ #define GPIO_STRAPBUS_REG 0x40 #define STRAPBUS_6358_BOOT_SEL_PARALLEL (1 << 1) #define STRAPBUS_6358_BOOT_SEL_SERIAL (0 << 1) #define STRAPBUS_6368_BOOT_SEL_MASK 0x3 #define STRAPBUS_6368_BOOT_SEL_NAND 0 #define STRAPBUS_6368_BOOT_SEL_SERIAL 1 #define STRAPBUS_6368_BOOT_SEL_PARALLEL 3 /************************************************************************* * _REG relative to RSET_ENET *************************************************************************/ /* Receiver Configuration register */ #define ENET_RXCFG_REG 0x0 #define ENET_RXCFG_ALLMCAST_SHIFT 1 #define ENET_RXCFG_ALLMCAST_MASK (1 << ENET_RXCFG_ALLMCAST_SHIFT) #define ENET_RXCFG_PROMISC_SHIFT 3 #define ENET_RXCFG_PROMISC_MASK (1 << ENET_RXCFG_PROMISC_SHIFT) #define ENET_RXCFG_LOOPBACK_SHIFT 4 #define ENET_RXCFG_LOOPBACK_MASK (1 << ENET_RXCFG_LOOPBACK_SHIFT) #define ENET_RXCFG_ENFLOW_SHIFT 5 #define ENET_RXCFG_ENFLOW_MASK (1 << ENET_RXCFG_ENFLOW_SHIFT) /* Receive Maximum Length register */ #define ENET_RXMAXLEN_REG 0x4 #define ENET_RXMAXLEN_SHIFT 0 #define ENET_RXMAXLEN_MASK (0x7ff << ENET_RXMAXLEN_SHIFT) /* Transmit Maximum Length register */ #define ENET_TXMAXLEN_REG 0x8 #define ENET_TXMAXLEN_SHIFT 0 #define ENET_TXMAXLEN_MASK (0x7ff << ENET_TXMAXLEN_SHIFT) /* MII Status/Control register */ #define ENET_MIISC_REG 0x10 #define ENET_MIISC_MDCFREQDIV_SHIFT 0 #define ENET_MIISC_MDCFREQDIV_MASK (0x7f << ENET_MIISC_MDCFREQDIV_SHIFT) #define ENET_MIISC_PREAMBLEEN_SHIFT 7 #define ENET_MIISC_PREAMBLEEN_MASK (1 << ENET_MIISC_PREAMBLEEN_SHIFT) /* MII Data register */ #define ENET_MIIDATA_REG 0x14 #define ENET_MIIDATA_DATA_SHIFT 0 #define ENET_MIIDATA_DATA_MASK (0xffff << ENET_MIIDATA_DATA_SHIFT) #define ENET_MIIDATA_TA_SHIFT 16 #define ENET_MIIDATA_TA_MASK (0x3 << ENET_MIIDATA_TA_SHIFT) #define ENET_MIIDATA_REG_SHIFT 18 #define ENET_MIIDATA_REG_MASK (0x1f << ENET_MIIDATA_REG_SHIFT) #define ENET_MIIDATA_PHYID_SHIFT 23 #define ENET_MIIDATA_PHYID_MASK (0x1f << ENET_MIIDATA_PHYID_SHIFT) #define ENET_MIIDATA_OP_READ_MASK (0x6 << 28) #define ENET_MIIDATA_OP_WRITE_MASK (0x5 << 28) /* Ethernet Interrupt Mask register */ #define ENET_IRMASK_REG 0x18 /* Ethernet Interrupt register */ #define ENET_IR_REG 0x1c #define ENET_IR_MII (1 << 0) #define ENET_IR_MIB (1 << 1) #define ENET_IR_FLOWC (1 << 2) /* Ethernet Control register */ #define ENET_CTL_REG 0x2c #define ENET_CTL_ENABLE_SHIFT 0 #define ENET_CTL_ENABLE_MASK (1 << ENET_CTL_ENABLE_SHIFT) #define ENET_CTL_DISABLE_SHIFT 1 #define ENET_CTL_DISABLE_MASK (1 << ENET_CTL_DISABLE_SHIFT) #define ENET_CTL_SRESET_SHIFT 2 #define ENET_CTL_SRESET_MASK (1 << ENET_CTL_SRESET_SHIFT) #define ENET_CTL_EPHYSEL_SHIFT 3 #define ENET_CTL_EPHYSEL_MASK (1 << ENET_CTL_EPHYSEL_SHIFT) /* Transmit Control register */ #define ENET_TXCTL_REG 0x30 #define ENET_TXCTL_FD_SHIFT 0 #define ENET_TXCTL_FD_MASK (1 << ENET_TXCTL_FD_SHIFT) /* Transmit Watermask register */ #define ENET_TXWMARK_REG 0x34 #define ENET_TXWMARK_WM_SHIFT 0 #define ENET_TXWMARK_WM_MASK (0x3f << ENET_TXWMARK_WM_SHIFT) /* MIB Control register */ #define ENET_MIBCTL_REG 0x38 #define ENET_MIBCTL_RDCLEAR_SHIFT 0 #define ENET_MIBCTL_RDCLEAR_MASK (1 << ENET_MIBCTL_RDCLEAR_SHIFT) /* Perfect Match Data Low register */ #define ENET_PML_REG(x) (0x58 + (x) * 8) #define ENET_PMH_REG(x) (0x5c + (x) * 8) #define ENET_PMH_DATAVALID_SHIFT 16 #define ENET_PMH_DATAVALID_MASK (1 << ENET_PMH_DATAVALID_SHIFT) /* MIB register */ #define ENET_MIB_REG(x) (0x200 + (x) * 4) #define ENET_MIB_REG_COUNT 55 /************************************************************************* * _REG relative to RSET_ENETDMA *************************************************************************/ #define ENETDMA_CHAN_WIDTH 0x10 #define ENETDMA_6345_CHAN_WIDTH 0x40 /* Controller Configuration Register */ #define ENETDMA_CFG_REG (0x0) #define ENETDMA_CFG_EN_SHIFT 0 #define ENETDMA_CFG_EN_MASK (1 << ENETDMA_CFG_EN_SHIFT) #define ENETDMA_CFG_FLOWCH_MASK(x) (1 << ((x >> 1) + 1)) /* Flow Control Descriptor Low Threshold register */ #define ENETDMA_FLOWCL_REG(x) (0x4 + (x) * 6) /* Flow Control Descriptor High Threshold register */ #define ENETDMA_FLOWCH_REG(x) (0x8 + (x) * 6) /* Flow Control Descriptor Buffer Alloca Threshold register */ #define ENETDMA_BUFALLOC_REG(x) (0xc + (x) * 6) #define ENETDMA_BUFALLOC_FORCE_SHIFT 31 #define ENETDMA_BUFALLOC_FORCE_MASK (1 << ENETDMA_BUFALLOC_FORCE_SHIFT) /* Global interrupt status */ #define ENETDMA_GLB_IRQSTAT_REG (0x40) /* Global interrupt mask */ #define ENETDMA_GLB_IRQMASK_REG (0x44) /* Channel Configuration register */ #define ENETDMA_CHANCFG_REG(x) (0x100 + (x) * 0x10) #define ENETDMA_CHANCFG_EN_SHIFT 0 #define ENETDMA_CHANCFG_EN_MASK (1 << ENETDMA_CHANCFG_EN_SHIFT) #define ENETDMA_CHANCFG_PKTHALT_SHIFT 1 #define ENETDMA_CHANCFG_PKTHALT_MASK (1 << ENETDMA_CHANCFG_PKTHALT_SHIFT) /* Interrupt Control/Status register */ #define ENETDMA_IR_REG(x) (0x104 + (x) * 0x10) #define ENETDMA_IR_BUFDONE_MASK (1 << 0) #define ENETDMA_IR_PKTDONE_MASK (1 << 1) #define ENETDMA_IR_NOTOWNER_MASK (1 << 2) /* Interrupt Mask register */ #define ENETDMA_IRMASK_REG(x) (0x108 + (x) * 0x10) /* Maximum Burst Length */ #define ENETDMA_MAXBURST_REG(x) (0x10C + (x) * 0x10) /* Ring Start Address register */ #define ENETDMA_RSTART_REG(x) (0x200 + (x) * 0x10) /* State Ram Word 2 */ #define ENETDMA_SRAM2_REG(x) (0x204 + (x) * 0x10) /* State Ram Word 3 */ #define ENETDMA_SRAM3_REG(x) (0x208 + (x) * 0x10) /* State Ram Word 4 */ #define ENETDMA_SRAM4_REG(x) (0x20c + (x) * 0x10) /* Broadcom 6345 ENET DMA definitions */ #define ENETDMA_6345_CHANCFG_REG (0x00) #define ENETDMA_6345_MAXBURST_REG (0x04) #define ENETDMA_6345_RSTART_REG (0x08) #define ENETDMA_6345_LEN_REG (0x0C) #define ENETDMA_6345_IR_REG (0x14) #define ENETDMA_6345_IRMASK_REG (0x18) #define ENETDMA_6345_FC_REG (0x1C) #define ENETDMA_6345_BUFALLOC_REG (0x20) /* Shift down for EOP, SOP and WRAP bits */ #define ENETDMA_6345_DESC_SHIFT (3) /************************************************************************* * _REG relative to RSET_ENETDMAC *************************************************************************/ /* Channel Configuration register */ #define ENETDMAC_CHANCFG_REG (0x0) #define ENETDMAC_CHANCFG_EN_SHIFT 0 #define ENETDMAC_CHANCFG_EN_MASK (1 << ENETDMAC_CHANCFG_EN_SHIFT) #define ENETDMAC_CHANCFG_PKTHALT_SHIFT 1 #define ENETDMAC_CHANCFG_PKTHALT_MASK (1 << ENETDMAC_CHANCFG_PKTHALT_SHIFT) #define ENETDMAC_CHANCFG_BUFHALT_SHIFT 2 #define ENETDMAC_CHANCFG_BUFHALT_MASK (1 << ENETDMAC_CHANCFG_BUFHALT_SHIFT) #define ENETDMAC_CHANCFG_CHAINING_SHIFT 2 #define ENETDMAC_CHANCFG_CHAINING_MASK (1 << ENETDMAC_CHANCFG_CHAINING_SHIFT) #define ENETDMAC_CHANCFG_WRAP_EN_SHIFT 3 #define ENETDMAC_CHANCFG_WRAP_EN_MASK (1 << ENETDMAC_CHANCFG_WRAP_EN_SHIFT) #define ENETDMAC_CHANCFG_FLOWC_EN_SHIFT 4 #define ENETDMAC_CHANCFG_FLOWC_EN_MASK (1 << ENETDMAC_CHANCFG_FLOWC_EN_SHIFT) /* Interrupt Control/Status register */ #define ENETDMAC_IR_REG (0x4) #define ENETDMAC_IR_BUFDONE_MASK (1 << 0) #define ENETDMAC_IR_PKTDONE_MASK (1 << 1) #define ENETDMAC_IR_NOTOWNER_MASK (1 << 2) /* Interrupt Mask register */ #define ENETDMAC_IRMASK_REG (0x8) /* Maximum Burst Length */ #define ENETDMAC_MAXBURST_REG (0xc) /************************************************************************* * _REG relative to RSET_ENETDMAS *************************************************************************/ /* Ring Start Address register */ #define ENETDMAS_RSTART_REG (0x0) /* State Ram Word 2 */ #define ENETDMAS_SRAM2_REG (0x4) /* State Ram Word 3 */ #define ENETDMAS_SRAM3_REG (0x8) /* State Ram Word 4 */ #define ENETDMAS_SRAM4_REG (0xc) /************************************************************************* * _REG relative to RSET_ENETSW *************************************************************************/ /* Port traffic control */ #define ENETSW_PTCTRL_REG(x) (0x0 + (x)) #define ENETSW_PTCTRL_RXDIS_MASK (1 << 0) #define ENETSW_PTCTRL_TXDIS_MASK (1 << 1) /* Switch mode register */ #define ENETSW_SWMODE_REG (0xb) #define ENETSW_SWMODE_FWD_EN_MASK (1 << 1) /* IMP override Register */ #define ENETSW_IMPOV_REG (0xe) #define ENETSW_IMPOV_FORCE_MASK (1 << 7) #define ENETSW_IMPOV_TXFLOW_MASK (1 << 5) #define ENETSW_IMPOV_RXFLOW_MASK (1 << 4) #define ENETSW_IMPOV_1000_MASK (1 << 3) #define ENETSW_IMPOV_100_MASK (1 << 2) #define ENETSW_IMPOV_FDX_MASK (1 << 1) #define ENETSW_IMPOV_LINKUP_MASK (1 << 0) /* Port override Register */ #define ENETSW_PORTOV_REG(x) (0x58 + (x)) #define ENETSW_PORTOV_ENABLE_MASK (1 << 6) #define ENETSW_PORTOV_TXFLOW_MASK (1 << 5) #define ENETSW_PORTOV_RXFLOW_MASK (1 << 4) #define ENETSW_PORTOV_1000_MASK (1 << 3) #define ENETSW_PORTOV_100_MASK (1 << 2) #define ENETSW_PORTOV_FDX_MASK (1 << 1) #define ENETSW_PORTOV_LINKUP_MASK (1 << 0) /* MDIO control register */ #define ENETSW_MDIOC_REG (0xb0) #define ENETSW_MDIOC_EXT_MASK (1 << 16) #define ENETSW_MDIOC_REG_SHIFT 20 #define ENETSW_MDIOC_PHYID_SHIFT 25 #define ENETSW_MDIOC_RD_MASK (1 << 30) #define ENETSW_MDIOC_WR_MASK (1 << 31) /* MDIO data register */ #define ENETSW_MDIOD_REG (0xb4) /* Global Management Configuration Register */ #define ENETSW_GMCR_REG (0x200) #define ENETSW_GMCR_RST_MIB_MASK (1 << 0) /* MIB register */ #define ENETSW_MIB_REG(x) (0x2800 + (x) * 4) #define ENETSW_MIB_REG_COUNT 47 /* Jumbo control register port mask register */ #define ENETSW_JMBCTL_PORT_REG (0x4004) /* Jumbo control mib good frame register */ #define ENETSW_JMBCTL_MAXSIZE_REG (0x4008) /************************************************************************* * _REG relative to RSET_OHCI_PRIV *************************************************************************/ #define OHCI_PRIV_REG 0x0 #define OHCI_PRIV_PORT1_HOST_SHIFT 0 #define OHCI_PRIV_PORT1_HOST_MASK (1 << OHCI_PRIV_PORT1_HOST_SHIFT) #define OHCI_PRIV_REG_SWAP_SHIFT 3 #define OHCI_PRIV_REG_SWAP_MASK (1 << OHCI_PRIV_REG_SWAP_SHIFT) /************************************************************************* * _REG relative to RSET_USBH_PRIV *************************************************************************/ #define USBH_PRIV_SWAP_6358_REG 0x0 #define USBH_PRIV_SWAP_6368_REG 0x1c #define USBH_PRIV_SWAP_USBD_SHIFT 6 #define USBH_PRIV_SWAP_USBD_MASK (1 << USBH_PRIV_SWAP_USBD_SHIFT) #define USBH_PRIV_SWAP_EHCI_ENDN_SHIFT 4 #define USBH_PRIV_SWAP_EHCI_ENDN_MASK (1 << USBH_PRIV_SWAP_EHCI_ENDN_SHIFT) #define USBH_PRIV_SWAP_EHCI_DATA_SHIFT 3 #define USBH_PRIV_SWAP_EHCI_DATA_MASK (1 << USBH_PRIV_SWAP_EHCI_DATA_SHIFT) #define USBH_PRIV_SWAP_OHCI_ENDN_SHIFT 1 #define USBH_PRIV_SWAP_OHCI_ENDN_MASK (1 << USBH_PRIV_SWAP_OHCI_ENDN_SHIFT) #define USBH_PRIV_SWAP_OHCI_DATA_SHIFT 0 #define USBH_PRIV_SWAP_OHCI_DATA_MASK (1 << USBH_PRIV_SWAP_OHCI_DATA_SHIFT) #define USBH_PRIV_UTMI_CTL_6368_REG 0x10 #define USBH_PRIV_UTMI_CTL_NODRIV_SHIFT 12 #define USBH_PRIV_UTMI_CTL_NODRIV_MASK (0xf << USBH_PRIV_UTMI_CTL_NODRIV_SHIFT) #define USBH_PRIV_UTMI_CTL_HOSTB_SHIFT 0 #define USBH_PRIV_UTMI_CTL_HOSTB_MASK (0xf << USBH_PRIV_UTMI_CTL_HOSTB_SHIFT) #define USBH_PRIV_TEST_6358_REG 0x24 #define USBH_PRIV_TEST_6368_REG 0x14 #define USBH_PRIV_SETUP_6368_REG 0x28 #define USBH_PRIV_SETUP_IOC_SHIFT 4 #define USBH_PRIV_SETUP_IOC_MASK (1 << USBH_PRIV_SETUP_IOC_SHIFT) /************************************************************************* * _REG relative to RSET_USBD *************************************************************************/ /* General control */ #define USBD_CONTROL_REG 0x00 #define USBD_CONTROL_TXZLENINS_SHIFT 14 #define USBD_CONTROL_TXZLENINS_MASK (1 << USBD_CONTROL_TXZLENINS_SHIFT) #define USBD_CONTROL_AUTO_CSRS_SHIFT 13 #define USBD_CONTROL_AUTO_CSRS_MASK (1 << USBD_CONTROL_AUTO_CSRS_SHIFT) #define USBD_CONTROL_RXZSCFG_SHIFT 12 #define USBD_CONTROL_RXZSCFG_MASK (1 << USBD_CONTROL_RXZSCFG_SHIFT) #define USBD_CONTROL_INIT_SEL_SHIFT 8 #define USBD_CONTROL_INIT_SEL_MASK (0xf << USBD_CONTROL_INIT_SEL_SHIFT) #define USBD_CONTROL_FIFO_RESET_SHIFT 6 #define USBD_CONTROL_FIFO_RESET_MASK (3 << USBD_CONTROL_FIFO_RESET_SHIFT) #define USBD_CONTROL_SETUPERRLOCK_SHIFT 5 #define USBD_CONTROL_SETUPERRLOCK_MASK (1 << USBD_CONTROL_SETUPERRLOCK_SHIFT) #define USBD_CONTROL_DONE_CSRS_SHIFT 0 #define USBD_CONTROL_DONE_CSRS_MASK (1 << USBD_CONTROL_DONE_CSRS_SHIFT) /* Strap options */ #define USBD_STRAPS_REG 0x04 #define USBD_STRAPS_APP_SELF_PWR_SHIFT 10 #define USBD_STRAPS_APP_SELF_PWR_MASK (1 << USBD_STRAPS_APP_SELF_PWR_SHIFT) #define USBD_STRAPS_APP_DISCON_SHIFT 9 #define USBD_STRAPS_APP_DISCON_MASK (1 << USBD_STRAPS_APP_DISCON_SHIFT) #define USBD_STRAPS_APP_CSRPRGSUP_SHIFT 8 #define USBD_STRAPS_APP_CSRPRGSUP_MASK (1 << USBD_STRAPS_APP_CSRPRGSUP_SHIFT) #define USBD_STRAPS_APP_RMTWKUP_SHIFT 6 #define USBD_STRAPS_APP_RMTWKUP_MASK (1 << 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USBD_EVENT_IRQ_ERRATIC_ERR 7 #define USBD_EVENT_IRQ_SET_CSRS 6 #define USBD_EVENT_IRQ_SUSPEND 5 #define USBD_EVENT_IRQ_EARLY_SUSPEND 4 #define USBD_EVENT_IRQ_SOF 3 #define USBD_EVENT_IRQ_ENUM_ON 2 #define USBD_EVENT_IRQ_SETUP 1 #define USBD_EVENT_IRQ_USB_RESET 0 /* TX FIFO partitioning */ #define USBD_TXFIFO_CONFIG_REG 0x40 #define USBD_TXFIFO_CONFIG_END_SHIFT 16 #define USBD_TXFIFO_CONFIG_END_MASK (0xff << USBD_TXFIFO_CONFIG_END_SHIFT) #define USBD_TXFIFO_CONFIG_START_SHIFT 0 #define USBD_TXFIFO_CONFIG_START_MASK (0xff << USBD_TXFIFO_CONFIG_START_SHIFT) /* RX FIFO partitioning */ #define USBD_RXFIFO_CONFIG_REG 0x44 #define USBD_RXFIFO_CONFIG_END_SHIFT 16 #define USBD_RXFIFO_CONFIG_END_MASK (0xff << USBD_TXFIFO_CONFIG_END_SHIFT) #define USBD_RXFIFO_CONFIG_START_SHIFT 0 #define USBD_RXFIFO_CONFIG_START_MASK (0xff << USBD_TXFIFO_CONFIG_START_SHIFT) /* TX FIFO/endpoint configuration */ #define USBD_TXFIFO_EPSIZE_REG 0x48 /* RX FIFO/endpoint configuration */ #define USBD_RXFIFO_EPSIZE_REG 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Es la eliminación del sarro y la placa adherida a la superficie de los dientes mediante un equipo de ultrasonidos que garantiza la integridad de las piezas dentales a la vez que elimina en profundidad cualquier resto de suciedad.

A continuación se procede al pulido de los dientes mediante una fresa especial que elimina la placa bacteriana y devuelve a los dientes el aspecto sano que deben tener.

Una vez terminado todo el proceso, se mantiene al perro en observación hasta que se despierta de la anestesia, bajo la atenta supervisión de un veterinario.

¿Cada cuánto tiempo tengo que hacerle una limpieza dental a mi perro?

A partir de cierta edad, los perros pueden necesitar una limpieza dental anual o bianual. Depende de cada caso. En líneas generales, puede decirse que los perros de razas pequeñas suelen acumular más sarro y suelen necesitar una atención mayor en cuanto a higiene dental.

Riesgos de una mala higiene

Los riesgos más evidentes de una mala higiene dental en los perros son los siguientes:

Cuando la acumulación de sarro no se trata, se puede producir una inflamación y retracción de las encías que puede descalzar el diente y provocar caídas.
Mal aliento (halitosis).
Sarro perros
Puede ir a más
Las bacterias de la placa pueden trasladarse a través del torrente circulatorio a órganos vitales como el corazón ocasionando problemas de endocarditis en las válvulas. Las bacterias pueden incluso acantonarse en huesos (La osteomielitis es la infección ósea, tanto cortical como medular) provocando mucho dolor y una artritis séptica).

¿Cómo se forma el sarro?

El sarro es la calcificación de la placa dental. Los restos de alimentos, junto con las bacterias presentes en la boca, van a formar la placa bacteriana o placa dental. Si la placa no se retira, al mezclarse con la saliva y los minerales presentes en ella, reaccionará formando una costra. La placa se calcifica y se forma el sarro.

El sarro, cuando se forma, es de color blanquecino pero a medida que pasa el tiempo se va poniendo amarillo y luego marrón.

Síntomas de una pobre higiene dental
La señal más obvia de una mala salud dental canina es el mal aliento.

Sin embargo, a veces no es tan fácil de detectar
Y hay perros que no se dejan abrir la boca por su dueño. Por ejemplo…

Recientemente nos trajeron a la clínica a un perro que parpadeaba de un ojo y decía su dueño que le picaba un lado de la cara. Tenía molestias y dificultad para comer, lo que había llevado a sus dueños a comprarle comida blanda (que suele ser un poco más cara y llevar más contenido en grasa) durante medio año. Después de una exploración oftalmológica, nos dimos cuenta de que el ojo tenía una úlcera en la córnea probablemente de rascarse . Además, el canto lateral del ojo estaba inflamado. Tenía lo que en humanos llamamos flemón pero como era un perro de pelo largo, no se le notaba a simple vista. Al abrirle la boca nos llamó la atención el ver una muela llena de sarro. Le realizamos una radiografía y encontramos una fístula que llegaba hasta la parte inferior del ojo.

Le tuvimos que extraer la muela. Tras esto, el ojo se curó completamente con unos colirios y una lentilla protectora de úlcera. Afortunadamente, la úlcera no profundizó y no perforó el ojo. Ahora el perro come perfectamente a pesar de haber perdido una muela.

¿Cómo mantener la higiene dental de tu perro?
Hay varias maneras de prevenir problemas derivados de la salud dental de tu perro.

Limpiezas de dientes en casa
Es recomendable limpiar los dientes de tu perro semanal o diariamente si se puede. Existe una gran variedad de productos que se pueden utilizar:

Pastas de dientes.
Cepillos de dientes o dedales para el dedo índice, que hacen más fácil la limpieza.
Colutorios para echar en agua de bebida o directamente sobre el diente en líquido o en spray.

En la Clínica Tus Veterinarios enseñamos a nuestros clientes a tomar el hábito de limpiar los dientes de sus perros desde que son cachorros. Esto responde a nuestro compromiso con la prevención de enfermedades caninas.

Hoy en día tenemos muchos clientes que limpian los dientes todos los días a su mascota, y como resultado, se ahorran el dinero de hacer limpiezas dentales profesionales y consiguen una mejor salud de su perro.

Limpiezas dentales profesionales de perros y gatos

Recomendamos hacer una limpieza dental especializada anualmente. La realizamos con un aparato de ultrasonidos que utiliza agua para quitar el sarro. Después, procedemos a pulir los dientes con un cepillo de alta velocidad y una pasta especial. Hacemos esto para proteger el esmalte.

La frecuencia de limpiezas dentales necesaria varía mucho entre razas. En general, las razas grandes tienen buena calidad de esmalte, por lo que no necesitan hacerlo tan a menudo e incluso pueden pasarse la vida sin requerir una limpieza. Sin embargo, razas pequeñas como el Yorkshire o el Maltés, deben hacérselas todos los años desde cachorros si se quiere conservar sus piezas dentales.

Otro factor fundamental es la calidad del pienso. Algunas marcas han diseñado croquetas que limpian la superficie del diente y de la muela al masticarse.

Ultrasonido para perros

¿Se necesita anestesia para las limpiezas dentales de perros y gatos?

La limpieza dental en perros no es una técnica que pueda practicarse sin anestesia general , aunque hay veces que los propietarios no quieren anestesiar y si tiene poco sarro y el perro es muy bueno se puede intentar…… , pero no se va a poder pulir ni acceder a todas la zona de la boca …. Además los limpiadores dentales van a irrigar agua y hay riesgo de aspiración a vías respiratorias si no se realiza una anestesia correcta con intubación traqueal . En resumen , sin anestesia no se va hacer una correcta limpieza dental.

Tampoco sirve la sedación ya que necesitamos que el animal esté totalmente quieto, y el veterinario tenga un acceso completo a todas sus piezas dentales y encías.

Alimentos para la limpieza dental

Hay que tener cierto cuidado a la hora de comprar determinados alimentos porque no todos son saludables. Algunos tienen demasiado contenido graso, que en exceso puede causar problemas cardiovasculares y obesidad.

Los mejores alimentos para los dientes son aquellos que están elaborados por empresas farmacéuticas y llevan componentes químicos con tratamientos específicos para el diente del perro. Esto implica no solo limpieza a través de la acción mecánica de morder sino también un tratamiento antibacteriano para prevenir el sarro.

Conclusión

Si eres como la mayoría de dueños, por falta de tiempo , es probable que no estés prestando la suficiente atención a la limpieza dental de tu perro. Por eso te animamos a que comiences a limpiar los dientes de tu perro y consideres atender a su higiene bucal con frecuencia.

Estas simples medidas pueden conllevar a que tu perro tenga una vida más larga y mucho más saludable.

Si te resulta imposible introducir un cepillo de dientes a tu perro en la boca, pásate con él por clínica Tus Veterinarios y te explicamos cómo hacerlo.

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¿Cada cuánto tiempo tengo que hacerle una limpieza dental a mi perro?

Riesgos de una mala higiene

¿Cómo se forma el sarro?

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